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https://hdlbits.01xz.net/wiki/Exams/m2014_q4h

下面的電路實(shí)現(xiàn)：

題目

答案

Verilog 最常用的 2 種數(shù)據(jù)類型就是線網(wǎng)（wire）與寄存器（reg），其余類型可以理解為這兩種數(shù)據(jù)類型的擴(kuò)展或輔助。

wire 類型表示硬件單元之間的物理連線，由其連接的器件輸出端連續(xù)驅(qū)動。如果沒有驅(qū)動元件連接到 wire 型變量，缺省值一般為 "Z"。

線網(wǎng)型還有其他數(shù)據(jù)類型，包括 wand，wor，wri，triand，trior，trireg 等。

連續(xù)賦值語句是 Verilog 數(shù)據(jù)流建模的基本語句，用于對 wire 型變量進(jìn)行賦值。

LHS（left hand side） 指賦值操作的左側(cè)，RHS（right hand side）指賦值操作的右側(cè)。

assign 為關(guān)鍵詞，任何已經(jīng)聲明 wire 變量的連續(xù)賦值語句都是以 assign 開頭。

需要說明的是：

• LHS_target 必須是一個標(biāo)量或者線型向量，而不能是寄存器類型。

• RHS_expression 的類型沒有要求，可以是標(biāo)量或線型或存器向量，也可以是函數(shù)調(diào)用。

• 只要 RHS_expression 表達(dá)式的操作數(shù)有事件發(fā)生（值的變化）時，RHS_expression 就會立刻重新計算，同時賦值給 LHS_target。

參考內(nèi)容：

2.5 Verilog 編譯指令?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-compile-instruction.html

3.1 Verilog 連續(xù)賦值?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-assign.html