一、什么是時(shí)序約束

????物理約束和時(shí)序約束

????????物理約束：I/O接口約束、布局約束、布線約束與配置約束。

????????時(shí)序約束：PCB走線的傳播時(shí)延、內(nèi)部的走線時(shí)延、邏輯器件處理時(shí)間門延時(shí)。現(xiàn)在大頭是走線時(shí)延。

????????FPGA的時(shí)序分析與約束：設(shè)計(jì)者根據(jù)實(shí)際的系統(tǒng)功能，通過時(shí)序約束的方式提出時(shí)序要求；FPGA編譯工具根據(jù)設(shè)計(jì)者的時(shí)序要求，進(jìn)行布局布線；編譯完成后，F(xiàn)PGA編譯工具還需要針對(duì)布局布線的結(jié)果，套用特定的時(shí)序模型，給出最終的時(shí)序分析和報(bào)告；設(shè)計(jì)者通過查看時(shí)序報(bào)告，確認(rèn)布局布線后的時(shí)序結(jié)果是否滿足設(shè)計(jì)要求。

二、為什么要做時(shí)序約束

????沒有任何設(shè)計(jì)約束的工程，編譯器工作時(shí)會(huì)以最嚴(yán)格的要求進(jìn)行約束。而編譯器并不知道哪些是關(guān)鍵路徑；但是內(nèi)部資源是有限的，當(dāng)你對(duì)一些不需要嚴(yán)格約束的路徑進(jìn)行過約束，那么對(duì)于其他關(guān)鍵路徑就會(huì)因?yàn)橘Y源不足進(jìn)行了欠約束，最終導(dǎo)致時(shí)序難以收斂，即難以達(dá)到所要求的設(shè)計(jì)要求。

????所以設(shè)計(jì)者必須添加最恰當(dāng)?shù)臅r(shí)序約束，將設(shè)計(jì)的需求準(zhǔn)確的傳達(dá)給編譯工具，這樣才有可能指導(dǎo)工具進(jìn)行資源的合理分配，保證系統(tǒng)的基本性能得以實(shí)現(xiàn)。

三、時(shí)序約束的基本路徑

????????1.?FPGA內(nèi)部寄存器之間的時(shí)序路徑；reg2reg

????????2.?輸入引腳到FPGA內(nèi)部寄存器的時(shí)序路徑；pin2reg

????????3.?FPGA內(nèi)部寄存器到輸出引腳的時(shí)序路徑，reg2pin

????????4.?輸入引腳到輸出引腳之間的時(shí)序路徑，pin2pina

只是二次翻看吳厚航著的《FPGA時(shí)序約束與分析》簡單記錄。由于是自己個(gè)人記錄，知識(shí)不會(huì)有一個(gè)很好的體系，僅供娛樂。