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Verilog測試文件編寫大全之時鐘

2023-05-31 20:05 作者:行中悟_悟中行  | 我要投稿

一、前言

????完成工程設(shè)計之后,通常需要編寫對應(yīng)的測試文件對設(shè)計進行功能仿真驗證。因為測試文件中對外是只有輸入輸出端口,并無信號,而測試文件就是通過編寫輸入信號的形式,連接到設(shè)計文件對應(yīng)的輸入端口,通過輸出端口來確認邏輯是否正確。時鐘又是最最基礎(chǔ)的信號,無時鐘信號類似手機不聯(lián)網(wǎng)。本節(jié)將結(jié)合實際modelsim來講解測試文件中時鐘的寫法。

二、時鐘信號

????從信號特點看,可分為占空比為50%和非50%,實現(xiàn)語句可分為always語句和forever語句

????2.1 設(shè)計源文件

為方便查看時鐘信號,功能很簡單,輸出信號等于輸入信號

????2.2?測試文件

測試代碼

????2.3 仿真結(jié)果

四種時鐘信號如下圖,占空比和周期符合設(shè)計

????2.4?參考資料

Vivado軟件language templates

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