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Verilog基礎之三、減法器實現(xiàn)

2023-06-07 20:26 作者:行中悟_悟中行  | 我要投稿

一、減法器

????減法器的實現(xiàn)與加法器類似,根據(jù)是否考慮借位分為半減器和全減器。

二、減法器實現(xiàn)

2.1 工程代碼

?設計2個4位數(shù)的減法器,包括全減器和半減器,同時分別采用always和assign語句來實現(xiàn)。

對于N位的減法,可以通過定義一個參數(shù)N,需要修改位數(shù)時,只需修改N的值即可

2.2 綜合結果

對比加法器和半加器綜合圖,可見二者使用的資源一致,差異點為LUT的INIT值不同。


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