verilog中數(shù)據(jù)類型有19種

verilog中最常用的4種類型是:線網(wǎng)(wire)和寄存器(reg),還有很多其他數(shù)據(jù)類型是在其基礎(chǔ)上的擴(kuò)展.整數(shù)(integer)和參數(shù)(parameter) 其他:(除了time,時(shí)間參數(shù)外,基本不常用.) 不必關(guān)心門級(jí)和開關(guān)級(jí)的代碼.(這些廠家會(huì)幫做好)verilog也有常量和變量之分,也都屬于這幾種類型.

如果一個(gè)變量沒(méi)有定義類型,那么系統(tǒng)將默認(rèn)為它是wire類型的.其中wire可以理解為實(shí)物中的一根導(dǎo)線,不能進(jìn)行數(shù)據(jù)的存儲(chǔ), 只能進(jìn)行數(shù)據(jù)的傳輸. wire不能被賦值,但是可以被驅(qū)動(dòng),(用assign語(yǔ)句驅(qū)動(dòng),如果沒(méi)有驅(qū)動(dòng),那么wire變量的值為高阻z.) 比如:為高電平1,為低電平0. 例子:

wire的組合和拆分wire ,reg之間可以進(jìn)行組合, 也可以進(jìn)行逆向拆分.

把data1和data2的數(shù)據(jù)進(jìn)行拼合,組成更大位寬的temp.

如下圖中data1是 0-7?一共8位的數(shù)據(jù).data2也是 0-7?一共8位的數(shù)據(jù).

把data1和data2進(jìn)行組合,合成temp就是 0-15?一共16位的數(shù)據(jù).

注意,? 定義的時(shí)候,data1和data2的位寬是在名字的前面,

使用的時(shí)候,data1和data2的位寬標(biāo)在后面.