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https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q7a

設計具有以下輸入和輸出的1-12計數(shù)器：

• Reset?同步有效高復位，迫使計數(shù)器到1

• Enable?將計數(shù)器設置為高位運行

• Clk?上升沿觸發(fā)輸入

• Q[3:0]?計數(shù)器的輸出

• c_enable, c_load, c_d[3:0]?控制信號發(fā)送到提供的4位計數(shù)器，如此可以驗證正確的操作。

可以使用以下組件：

• 下面的4位二進制計數(shù)器（count4），具有啟用和同步并行加載輸入（加載優(yōu)先級高于啟用）。count4模塊已提供給您。在你的電路中實例化它。

• 邏輯門電路

c_enable、c_load和c_d輸出分別是發(fā)送到內(nèi)部計數(shù)器的enable、load和d輸入的信號。其目的是檢查這些信號的正確性。

題目

答案

輸出波形

為確保系統(tǒng)上電后有一個明確、穩(wěn)定的初始狀態(tài)，或系統(tǒng)運行狀態(tài)紊亂時可以恢復到正常的初始狀態(tài)，數(shù)字系統(tǒng)設計中一定要有復位電路模塊。復位電路異?？赡軙е抡麄€系統(tǒng)的功能異常，所以在一定程度上，復位電路的重要性也不亞于時鐘電路。

復位電路可分類為同步復位和異步復位。

同步復位

同步復位是指復位信號在時鐘有效邊沿到來時有效。如果沒有時鐘，無論復位信號怎樣變化，電路也不執(zhí)行復位操作。

同步復位常常會被綜合成如下電路：

同步復位的優(yōu)點：信號間是同步的，能濾除復位信號中的毛刺，有利于時序分析。

同步復位的缺點：大多數(shù)觸發(fā)器單元是沒有同步復位端的，采用同步復位會多消耗部分邏輯資源。且復位信號的寬度必須大于一個時鐘周期，否則可能會漏掉復位信號。

異步復位

異步復位是指無論時鐘到來與否，只要復位信號有效，電路就會執(zhí)行復位操作。

異步復位常常會被綜合成如下電路：

異步復位的優(yōu)點：大多數(shù)觸發(fā)器單元有異步復位端，不會占用額外的邏輯資源。且異步復位信號不經(jīng)過處理直接引用，設計相對簡單，信號識別快速方便。

異步復位的缺點：復位信號與時鐘信號無確定的時序關(guān)系，異步復位很容易引起時序上 removal 和 recovery 的不滿足。且異步復位容易受到毛刺的干擾，產(chǎn)生意外的復位操作。

參考內(nèi)容：

5.1 Verilog 復位簡介 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog2-reset.html