`timescale 仿真單位/仿真精度

module 模塊名_tb();//通常無輸入無輸出

信號或變量聲明定義

wire 或者 reg

邏輯設(shè)計中輸入對應(yīng) reg 型

邏輯設(shè)計中輸出對應(yīng) wire 型

使用 initial 或 always 語句產(chǎn)生激勵

always #10 sys_clk = ~sys_clk;

表示每10個單位時間 時鐘翻轉(zhuǎn)一次

例化待測試模塊

監(jiān)控和比較輸出響應(yīng)

endmodule

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版權(quán)聲明：本文為CSDN博主「ZHE980121」的原創(chuàng)文章，遵循CC 4.0 BY-SA版權(quán)協(xié)議，轉(zhuǎn)載請附上原文出處鏈接及本聲明。

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IP核，全稱知識產(chǎn)權(quán)核（英語：Semiconductor Intellectual Property Core），是在集成電路的**可重用設(shè)計方法學(xué)**中，指某一方提供的、形式為邏輯單元、芯片設(shè)計的可重用模組。