本題鏈接：

https://hdlbits.01xz.net/wiki/Adder100

創(chuàng)建一個(gè)100位二進(jìn)制加法器。加法器將兩個(gè)100位數(shù)字和一個(gè)進(jìn)位相加，生成100位和并執(zhí)行。

預(yù)期解決方案長度：大約1行。

題目

提示:

這里要實(shí)例化的全加器太多了，但使用過程賦值效果很好。另請(qǐng)參閱加法器的解決方案。

答案

當(dāng)位寬大于 1 時(shí)，wire 或 reg 即可聲明為向量的形式。

Verillog 還支持指定 bit 位后固定位寬的向量域選擇訪問。

• [bit+: width]?: 從起始 bit 位開始遞增，位寬為 width。

• [bit-: width]?: 從起始 bit 位開始遞減，位寬為 width。

參考內(nèi)容：

2.3 Verilog 數(shù)據(jù)類型| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-data-type.html